`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 2019/09/13 20:37:36
// Design Name:
// Module Name: adc16dv160_top
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////


module adc16dv160_top (
	input         ADC_CLKOUTP,
	input         ADC_CLKOUTN,
	input  [ 7:0] ADC_A_P    ,
	input  [ 7:0] ADC_A_N    ,
	input  [ 7:0] ADC_B_P    ,
	input  [ 7:0] ADC_B_N    ,
	output [15:0] adc_data_a ,
	output [15:0] adc_data_b ,
	output        adc_clk
);

	clk_input i_clk_input (
		.clk_p(ADC_CLKOUTP),
		.clk_n(ADC_CLKOUTN),
		.clk  (adc_clk    )
	);


	wire [7:0] ADC_DI_P;
	wire [7:0] ADC_DI_N;

	adc_interface i_adc_interface_a (
		.adc_clk (adc_clk   ),
		.ADC_DI_P(ADC_A_P   ),
		.ADC_DI_N(ADC_A_N   ),
		.adc_data(adc_data_a)
	);

	adc_interface i_adc_interface_b (
		.adc_clk (adc_clk   ),
		.ADC_DI_P(ADC_B_P   ),
		.ADC_DI_N(ADC_B_N   ),
		.adc_data(adc_data_b)
	);

endmodule
